Percobaan 1 kondisi 4
Pada kondisi ini digunakan JK flip-flop yang mana input J dan K diputus sehingga didapat R dan S flip-flop . Kaki R dan S dihubungkan ke saklar SPDT yang dihubungkan ke VCC sebagai logika 1 dan Ground sebagai logika 0
Rangkaian ini merupakan rangkaian counter asyncronus, terlihat pada input clocknya yang dipasang secara seri. Sinyal clock hanya dihubungkan ke input clk flip-flop pertama, sedangkan pada flip-flop selanjutnya input clk dihubungkan dengan output sebelumnya. Sehingga, terjadi adanya delay dalam perubahan output sebab inputnya menunggu output dari flip-flop sebelumnya. Perubahan yang tidak serentak inilah yang menyebabkan counter ini disebut dengan istilah asinkron.
Saat rangkaian dijalankan akan terjadi delay saat memulai perhitungan dan kemudian output yang dihasilkan adalah perhitungan dari 0-15 karena output yang digunakan 4 bit.
