1. Jurnal
[Kembali]
4. Analisa [Kembali]
PERCOBAAN 1
1. Analisa output percobaan berdasarkan IC yang digunakan!
Pada percobaan 1 digunakan IC 74LS112 yang merupakan J-K flipflop . Rangkaian flipflop ini disusun menghasilkan sebuah counter asynchronous dimana nilai/input dari clock pada flipflop 2 merupakan output dari flipflop pertama. Rangkaian ini menghasilkan output 4 bit dimana berubah seiring dengan perubahan clock yaitu pada saat fall time. Output dan rangkaian ini menghasilkan bit data yang merupakan counter up dan bilangan desimal 0-15.
2. Analisa sinyal output yang dilewatkan J-K flipflop kedua dan ketiga!
Dapat dilihat pada timing diagram, sinyal output yang dikeluarkan flipflop kedua mengalami perlambatan daripada output flip flop pertama, begitu juga pada flipflop ketiga. Hal ini disebabkan oleh prinsip asinkronus pada counter yong menyebabkan adanya delay antar output flipflop
